上课笔记
海海洋探测数据测量量
7.22
-中⼼心点
-上跨零点
-下跨零点
-波⻓长：相邻两个上跨零点间距
•周期：相邻两个上跨零点时间
•波⾼高：相邻两个上跨零点之间最⾼高-最低
-平均波⾼高
•累计率波⾼高
-如1000个波，⼤大⼩小排列列，第10最⼤大波⾼高2m，1%波⾼高为2m
•部分⼤大波波⾼高
-1/3⼤大波波⾼高，取前1/3
•有效波⾼高（1/3⼤大波平均波⾼高）
•连续15min左右，可以满⾜足统计需要
•波向
-单⼀一波向⽆无意义，需要得出波浪统计率
•振幅 波陡？？波龄？？
7.22+7.26  海海洋探测的讲座，在我看来，其实更更多是李李培良教授想要给我们的科研之路路上⼀一课。因为我们并不不是海海洋科学（物理理海海洋）相关⽅方向上的学⽣生，所以
⽆无法深刻理理解李李⽼老老师给我们讲解的技术细节，但是单单听李李⽼老老师科研路路上的种种坎坷，我们就能深刻感受到科研的不不易易。李李⽼老老师给我们讲解的这段科研旅途其实  并不不是他⾃自⼰己本身的研究范围，其主要的研究领域应该是海海洋传感器器这⼀一块，但是当他接到这个关于出海海进⾏行行海海洋探测的任务的时候，其对待任务的认真程度的确是令⼈人钦佩。我们现在在⽇日常学习当中遇到不不喜欢的课程，都会选择⽔水⽔水了了事， 但是这绝对不不是⼀一个科学的态度。
VHDL
Very-High-Speed Integrated Circuit Hardware Description Language
•
•数字系统
-数字技术 传输处理理信息（不不包括传感器器数字化）
-硬件构成 IC
-IC分类
•⽣生产⼯工艺
-Bipolar 双极性 空⽳穴/电⼦子 （PN结晶体管）
•TTL（transistor- transistor Logic）
-⼯工速、驱动能⼒力力⽐比ECL⼩小，IIL⼤大；功耗集成度⽐比ECL强 IIL弱
•ECL(Emitter Coupled Logic) 发射极耦合逻辑-军⽤用
•Integrate injection logic (IIL) 集成注⼊入逻辑
•
-⾦金金属氧化物半导体 MOS
•MOS ⼯工速、驱动能⼒力力最弱（较双极性）
-Complementary mos(互补性)，⼯工作电压展宽（较p,n相⽐比）
-CMOS最主流的IC
-Bi-MOS
•输出之外⽤用MOS（输出⽤用双极性，驱动能⼒力力⼤大）
•⾼高速缓冲暂存器器Cache
-现在⽤用⾼高速CMOS-SRAM TTL (计算机)
-
•计算机5个部分
-运算器器 控制器器 存储器器 输⼊入系统 输出系统
-CPU结合了了运算器器和控制器器
•Micro processor 将运算器器和控制器器做在单⽚片上的（CPU的⼦子集）
7.23听课感想：总觉得在短短的⼀一周不不到的接触时间当中，我们充分感受到了了指导⽼老老 师知识的渊博。感觉这位⽼老老师从数字电路路设计到信号处理理，从通信原理理到计算机原理理真的是⽆无所不不能，且总是给我们带来各种各样的惊喜。今天的课程，虽然并没有⾮非常 深⼊入地讲解那些晦涩难懂的⼯工科知识，但确确实实让我们对于之前学到的微机原理理相 关内容有了了更更加深刻的理理解。他将微计算机的发展历程与我们娓娓道来，将intel公司  的发展为我们展现了了出来，其中穿插了了计算机系统的发展过程，这让我们对之前微机原理理学习的计算机部分有了了更更加完整的理理解，并有了了⼀一个直观的印象。之后，为我们揭示了了各种各样的集成电路路设计⽅方式，填补了了我们的知识盲区。
7.24
•按⽣生产⽬目的分（知识产权）
-通⽤用集成电路路
•供应市场为⽬目的
•知识产权公开
-专⽤用集成电路路（ASIC）
•知识
•产权不不公开
•按制造⽅方式分
-全定制⽅方式
•通⽤用集成电路路/成熟的ASIC
-半定制⽅方式
•元件+连线
-布局 布连线
-预制元件 定制连线
•处于研制阶段，或⼩小批量量试制阶段会⽤用ASIC
•AISC
•⻔门阵列列法
•⻔门海海
-牺牲元件（⽆无通道，骑过元件）
•标准单元
-等⾼高不不等宽
•PLD 可编程逻辑器器件
-预制元件定制连线
-结构区分
•乘积项结构
-输⼊入缓冲+与阵列列+或阵列列+输出缓冲
•（FPGA）Field－Programmable Gate Array 现场可编程⻔门阵列列
-查找表结构
-多路路开关结构
-多级与⾮非⻔门结构(异或⻔门反相器器)
•按不不同制造分类分
-熔丝/反熔丝
•⼯工作速度⾼高，双极性，功耗⼤大，集成度低
•编程后⽆无法修改，定型设计
•熔丝提⾼高结温
•反熔丝（反向偏置） 击穿
-好惨⼀一PN结
-UVCMOS⼯工艺
•UV: ultraviolet 紫外线 能级阶跃
•可擦除，但擦除时间⻓长
•通过控制栅极改变电⼦子分布，进⽽而改变栅压
-悬浮栅⼯工艺
•EECMOS
-电擦除，缩短擦除时间，可以不不全部擦除
•FLASH CMOS
-块设备读写的寻址⽅方式，擦写时间减短
-SRAM CMOS⼯工艺
•随时改写，⼯工作速度较⾼高，遗失性（断电丢失）
•按不不同集成度划分
-低密度PLD
•PROM 可编程只读存储器器 （BIOS）
-⻅见PPT。与⻔门不不可编程 或⻔门可编程（最简单的就是榕丝/反熔丝， 以x表示是否连通）
-但是反应⽐比较慢
•PLA programmable logic array
-与，或阵列列均可编程；因此资源利利⽤用率低
-⻅见PPT
•PAL programmable array logic
-与阵列列可编程，或阵列列固定
-只能做组合逻辑电路路
•GAL Generic Array Logic,
-⾼高密度PLD
•EPLD Erasable Programmable Logic Device
•CPLD Complex PLD
•FPGA
-EPLD 互联能⼒力力弱-> 可编程内部互联
-很难预测其内部传输时延
-嵌⼊入式应⽤用中 添加⼤大量量乘法器器
•DSP模块（processor）
-与普通CPU区别
•硬件上 乘法器器特别多
•软件上 对乘加运算设计 指令系统
-数字系统的设计⼯工具和设计流程
•数字系统设计⾃自动化技术的发展历程
-CAD -> CAE
-CAD+CAM+CAT+CAE = EDA（Electronics Design Automation）
•设计输⼊入模块
•设计数据库模块
•综合模块
•分析验证模块
•布局布线模块
7.24感想： 在下午，我们⼜又听取了了VHDL的相关讲座。今天的内容主要包括各种数字系统IC的分类。这⼀一块的内容很好地将之前我们在模电/数电课上所得到的知识融会贯 通。之前我们的学习过程当中，可能仅仅是了了解了了⼀一些特定的元件的原理理，⽐比如三极  管、场效应管等的原理理。在这次的课程当中，我们进⼀一步了了解到了了这些元件如何组成最基本的数字系统，也了了解到了了他们到底怎么样定制成有效的电路路（例例如最基本的⻔门  电路路）。我们也简单了了解了了⼀一下如何能将电路路元件通过不不同的定制⽅方式应⽤用到系统中
去。⽐比如全定制与半定制系统。同时，在半定制系统之下，⽼老老师给我们介绍了了ASIC、
⻔门阵列列法、⻔门海海等等功能。这些都让我们获益匪浅。
7.26
•数字系统设计流程的发展历程
-Top down
•提出系统功能
•系统设计
-功能描述，性能描述
•模块设计
-⼦子系统 的功能性能描述，进⼀一步获取⼦子模块
•器器件设计
-IC/ASIC实现
•版图设计
-ASIC版图设计
-PCB版图设计
•描述
-⼏几何描述 （PCB/芯⽚片版图）
-结构描述 （电路路级/⻔门级）
-RTL描述（寄存器器传输级） 寄存器器 存储器器 算术逻辑单元，逻辑表达式，逻辑⽅方程
-⾏行行为描述（算法级描述），真值表，状态图
-Bottom up
•⼩小模块逐级构造完整系统
•
-划分基本原则
•在同⼀一层次的模块之间，尽量量使模块均匀
•尽量量减少模块之间的接⼝口信号
•划分莫块的细度应该适合于描述
•对于功能相似的逻辑模块，应设计成共享模块
•避免考虑与器器件/⼯工艺相关的特性
-综合
•将⾼高层次的描述转换为低层次的描述，分析与综合是两个逆过程
•⾏行行为综合、（⾏行行为描述->RTL描述）
•逻辑综合、（RTL描述->结构描述）
•版图综合（结构描述->⼏几何描述）
-验证
•验证原始描述的正确性
•验证综合结果的逻辑功能是否符合原始描述
•验证综合的结果中是否含有违反设计规则的错误
•⽅方法：
-逻辑模拟（仿真）、规则检查、形式验证
-逻辑仿真的局限性
•设计者给出外部激励信号，其优劣决定查出的错误多少
•设计者必须有丰富的经验分析模拟结果
•难以穷举激励信号，因此⽆无法确保仿真正确=⽆无误
•DDR：⼀一个节拍⼲干两件事（上升沿做⼀一次，下降沿做⼀一次。）
-规则检查
-形式验证
感想：
今天李李欣⽼老老师给我们介绍的主要内容是VHDL系统设计的相关知识。虽然我们之前学过数字电路路设计相关的内容，但是对于数字系统整体的设计还是有所⽋欠缺，⽽而李李
⽼老老师给我们介绍的则是⼀一个数字系统整体的内容。李李⽼老老师给我们介绍了了从数字系统的   设计⼯工具与设计流程的整体架构内容，为我们讲解了了数字系统设计流程的发展历程和   基本结构，包括Top down 和Button up两种结构。
⽽而到了了下午，我们第⼀一次接触到了了VHDL设计的核⼼心部分，即硬件描述语⾔言的具体实现。限于时间限制，我们并不不能完整地按照上课的套路路将整个语⾔言从语法到应⽤用
⼀一步⼀一步地完成。但是李李⽼老老师⽤用了了⼀一种⾮非常巧妙的⽅方法，即直接以⼀一个抢答器器电路路作
为例例⼦子，来进⾏行行相关的讲解。虽然之前是真的毫⽆无这⽅方⾯面的背景知识，但是在这次的    课程之后基本上也能有了了七七⼋八⼋八的理理解。不不过，毕竟只是⼀一个introduction性质的讲座，我们也只是对于VHDL有了了⼀一点点的概念性理理解，想要应⽤用，还是需要进⼀一步学   习。
7.29
Very-High-Speed Integrated Circuit Hardware Description Language
•VHDL⼊入⻔门
-电路路延迟
•总延迟=固有延迟+传输延迟+负载延迟+输⼊入波⾏行行斜度延迟
•固有延迟（惯性）
-输⼊入端施加脉冲宽度⼩小于该⻔门电路路固有延迟的激励
-固有频率决定了了⼯工作频率上限
-传输延迟由连线造成
-负载延迟 ⻔门电路路的输出端由于负载电容产⽣生
-输⼊入波形斜度延迟- 上升沿的斜度所产⽣生的延迟
-
•VHDL抢答器器设计
Very-High-Speed Integrated Circuit Hardware Description Language
代码范例例：
LIBRARY IEEE;
USE IEEE.Std_logic_1164.ALL;
ENTITY Responder IS —实体声明PORT(Key: IN Std_logic_Vector(7 DOWNTO 1);
Led: OUT Std_logic_Vector(7 DOWNTO 1));
—端⼝口声明
END Responder
ARCHITECTURE rtf OF Responder IS —结构体声明BEGIN
Led<=NOT Key;
END rtl;
-结构体必属于⼀一个实体
•结构体每⼀一个语句句并⾏行行执⾏行行，没有先后
•缓冲器器（buffer） = 驱动器器（driver） = 两个反向器器串串联
-Std_Ulogic 标准逻辑，9状态（U,X,0,I,Z,W,L,H,-）
•U 未知初始值，上电时刻值
•X 强未知值： 强逻辑0与强逻辑1的结果
-防⽌止出现X，可以两个三态⻔门连接，两者时分复⽤用
•0 强逻辑0
•1 强逻辑1
•H 弱逻辑1
-存在上拉电阻
•L 弱逻辑0
-存在下拉电阻
•W 弱未知
•‘-‘ ⽆无关，不不可能值
•VHDL抢答器器设计
-简单7位抢答器器设计
-out类型信号不不能作为in信号
-buffer信号的输出能⼒力力不不如out类型
-CASE语句句：多路路选择器器
-频率：分频器器
VHDL编译得到结果：结构描述（电路路图）  但是由于综合器器设计困难，因此不不⼀一定能综合System verlog VHDL: 添加验证语⾔言